文|妙語侃科技

臺積電，三星持續攻克高階晶片製程，從5nm到4nm，再往下發展的3nm也在今年實現量產，然後到2025年量產2nm，甚至三星已經規劃了2027年造出1。4nm晶片。可隨著晶片製程的不斷髮展，越往下越難突破。

如果使用先進封裝，或帶來更多的效能提升。業內對先進封裝晶片有怎樣的探索呢？先進封裝能延續摩爾定律嗎？

先進封裝晶片的探索

晶片遍佈生活中的各個角落，在一些領域對晶片的製程是有很大要求的。比如智慧手機產品，市面上的高階旗艦手機幾乎都搭載5nm，4nm製程的處理器。

指甲蓋大小的晶片就能整合上百億根電晶體，在有限的手機主機板面積中發揮強勁的效能表現。由於手機主機板面積非常寶貴，所以要想提升晶片的效能，在同樣的晶片尺寸範圍內，只能提高晶片製程工藝，增大電晶體密度，讓晶片容納更多的電晶體。

只是未來的晶片製程會越來越難突破，而且成本也會增加。那麼有沒有既能節約成本，又能確保晶片效能提升的方式呢？

或許先進封裝是一個方向。用先進的封裝技術來改變晶片搭載，布控方式。行業內探索的“芯粒”“晶片堆疊”等技術其實都是先進封裝的一種。而根據形式類別的不同，會分為平面的2D和立體的3D封裝技術。

臺積電已經在大力探索先進封裝，並幫助客戶成功造出全球首顆3D封裝晶片。大致來看，臺積電是幫助名為Graphcore的廠商生產出IPU晶片，晶片的名稱為“Bow”。

Bow單個封裝晶片中集成了600億根電晶體，而且採用的是7nm工藝製程。如果是傳統的單顆晶片，7nm能整合幾十億根電晶體已經很不容易了，可以說是突破7nm極限了。

就算是5nm製程，市面上主流的晶片也僅僅整合一百多億根電晶體。能做到600億根電晶體的密度，完全得益於先進封裝技術的支援。

那麼這是怎樣的晶片封裝技術呢？其實使用的是臺積電SoIC-WoW技術，透過將兩顆裸片上下疊加，上面的裸片負責供電和節能，下面的裸片保障運算和處理。在兩顆裸片的3D封裝效果下，效能疊加，算力和吞吐量都有所提升。

其實這只是臺積電先進封裝技術的其中一項探索，還有為蘋果公司生產的M1 Ultra採用的是InFO-LSI 封裝。

從晶片佈局來看，是屬於2D封裝技術，兩顆晶片被左右連線在一起，而非上下疊加。但帶來的提升效果也是很明顯的，M1 Ultra的電晶體數量高達1140億根。

臺積電不僅僅掌握全球領先的晶片製程工藝，而且在先進封裝產業上也進行了很深入的探索，成為先進封裝行業的巨頭。SoIC-WoW，InFO-LSI等封裝技術的運用充分說明這條道路的可行性，只要臺積電堅持發展下去，和行業夥伴們一起共研共創，想必能開創新的先進封裝產業格局。

先進封裝能延續摩爾定律嗎？

在傳統的晶片製造路徑中，是透過頂級的EUV光刻機，配合晶片製造商頂級的製程技術，造出高階製程晶片。

只是不難發現，晶片製程工藝的突破速度已經放緩了。臺積電在過去幾年可以做到一年推出一代工藝，但是在2023年，臺積電說好的3nm遲遲沒有量產。三星已經量產出3nm，臺積電卻始終沒有動靜。

還有訊息稱臺積電是因為成本過高，捨棄了初代3nm的工藝。不管情況到底如何，臺積電今年能否量產出3nm，都釋放出一個訊號，那就是臺積電已經在放慢晶片製程突破的腳步了。

即便今年量產出3nm，也需要兩三年以後才能量產2nm，中間用數代3nm工藝升級版來填補製程空白。

這樣的表現和摩爾定律的核心觀點是不符的，摩爾定律指出，積體電路可容納的電晶體每隔兩年會翻倍。簡單來說就是晶片製程可以持續突破，沒有盡頭。

業內傳出不少摩爾定律終結的訊息，那麼先進封裝能延續摩爾定律嗎？從理論上來看 ，其實是有可能的。

因為合二為一的晶片也算作一個整合，兩顆被疊加組合使用的晶片有更大的晶片上限。甚至在智慧汽車，顯示器等大型終端裝置中，可以容納面積更大的晶片產品，不需要像智慧手機終端一樣，將芯片面積侷限在有限的大小。

總結

先進封裝正在成為臺積電，三星等行業巨頭積極探索的方向，用先進封裝技術造出各類晶片，滿足多樣化的市場需求。當然，先進封裝技術下如何解決晶片功耗，散熱問題也需要下功夫，就看巨頭們的表現了。

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