21世紀經濟報道記者 張梓桐上海報道

近年來，隨著晶片的規模和複雜度越來越高，對晶片的驗證要求也越來越高。如何更有效、更敏捷地完成晶片驗證成為業內面臨的最大挑戰。

12月2日，國內系統級驗證EDA解決方案提供商芯華章正式釋出高效能FPGA雙模驗證系統，以獨特的雙模式滿足系統除錯和軟體開發兩方面的需求，解決原型驗證與硬體模擬兩種驗證工具的融合平衡難題。

“綜合敏捷開發在其它行業的經驗，並結合其在晶片開發流程中的歷史、現狀，芯華章初步提出敏捷驗證的主要發展目標，以發展出下一代EDA 2。0的核心驗證流程。”芯華章科技首席技術官傅勇在接受21世紀經濟報道記者採訪時表示，在晶片日趨複雜的情況下，只有用更快更完善的迭代流程，讓設計和驗證更“敏捷”地進入下一階段，才能更早發現每個模組在後期階段才能暴露出的潛在問題，從而加速晶片設計，降低開發成本。

統一硬體模擬與原型驗證系統

EDA（Electronic Design Automation，電子設計自動化）被稱為“晶片之母”，是晶片行業一種重要的工業軟體，在半導體制造、設計、封測等產業環節的模擬、驗證等流程中都扮演著關鍵作用。

與此同時，不斷髮展的SoC和Chiplet晶片創新，使晶片規模不斷擴大，系統驗證時間不斷增加，對高效能硬體驗證系統提出了更多的需求。

其中，虛擬或物理驗證、深度除錯、提前軟體開發等需求往往需要切換多種EDA工具配合完成，不僅存在重複勞動或者耗費人力進行轉換的問題，也導致了資料的碎片化，降低了驗證重用的可能性，大大降低了驗證效率。

“作為新一代FPGA雙模驗證系統，樺捷HuaPro P2E透過統一軟硬體平臺支援硬體模擬與原型驗證雙工作模式，幫助開發團隊突破了傳統軟硬體驗證工具的割裂限制。”傅勇對記者表示，HPE Compiler為HuaProP2E融合多種驗證場景打造了堅實的技術基礎，在實際測試中，可透過一鍵式流程縮短30%-50%的驗證週期，從而大大降低開發成本，助力大規模系統級晶片設計效率提升。

芯華章研發副總裁陳蘭兵表示，面向自動化和智慧化的目標，芯華章致力於以融合、可拓展的設計流程，減少使用者人工投入、縮短晶片驗證週期。

“相比傳統的原型驗證工具，HuaPro P2E基於統一的硬體、軟體工具，高效整合原型驗證和硬體模擬雙模式，提供兼具靈活與效率的敏捷驗證方案，有效支援上百顆FPGA的超大型硬體驗證系統，也可支援高達數十億門設計容量，在超大規模SoC設計中實現高達10M的模擬速率，為CPU、GPU、AI、HPC等大規模晶片開發，提供大容量、高效能、除錯能力強大的新—代智慧矽前驗證硬體系統。” 陳蘭兵說道。

打破驗證效率藩籬 

隨著晶片的規模和複雜度越來越高，晶片驗證的重要性與日俱增，不僅僅侷限在滿足功能驗證需求，也更多參與到設計、架構、軟硬協同、功耗等方方面面的最佳化探索中，在系統級創新及晶片敏捷開發中扮演更重要的角色。

傅勇在釋出現場表示，面對系統級晶片開發挑戰，芯華章提出敏捷驗證的解決方案，其核心是以低成本在各個晶片驗證與測試環境中，進行自動化和智慧化的快速迭代，並提早實現系統級驗證，透過統一的資料庫和高效的除錯分析，達成驗證與測試目標的高效收斂。

事實上，21世紀經濟報道記者多方瞭解到，目前業界討論的敏捷開發實際上是一種理念而不是標準，與經典的“瀑布流程”之間並沒有明確的分界線。雖然在軟體特別是網際網路軟體領域應用得較多，但敏捷的理念已經逐漸被應用於很多工程開發領域。晶片開發製造作為一種特別複雜的系統工程，也同樣不例外，擁有極強的敏捷化需求。

“如果我們回顧上世紀六七十年代到九十年代的晶片設計和EDA發展歷程，在開發流程上可以總結為如下的變化，即晶片開發從早期的‘定義-設計-驗證-製造’瀑布模型逐漸細分，晶片越來越複雜，需求和架構的定義逐漸成為不同的階段。”傅勇說道。

在傅勇看來，晶片設計階段隨著RTL語言的發展也分化為IP、前端設計、後端設計、軟體設計、系統整合，每個設計步驟都需要有對應的驗證，並誕生了對應的建模、整合、驗證的各類語言和工具。

目前，該公司已成為國內EDA行業系統級數字驗證領域的“獨角獸”。11月27日，芯華章宣佈完成數億元B輪融資，由中金資本旗下中電中金基金領投，Mirae Asset （未來資產）、衡廬資產等參投。

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